vivado hls 예제

이 자습서에 대 한 Vivado HLS 프로젝트 파일에 대 한 링크자습서의 끝에서 사용할 수 있습니다. 소스를 마우스 오른쪽 버튼으로 클릭하고 새 파일을 만들고 이름을 “core.cpp”로 지정하고 프로젝트 폴더 안에 저장합니다. 저장 후 비바도 HLS는 빈 새 파일을 자동으로 엽니다. IP 코어 설계를 시작할 수 있습니다. 입력 이미지와 처리된 출력 이미지를 저장하기 위해 두 개의 HLS Mat 데이터 구조가 정의되었습니다. 커널은 “계수”라는 이름의 3×3 배열로 정의됩니다. 이 예제에서 Sobel 커널을 정의했습니다. 그러나 커널 요소의 합은 1을 초과해서는 안되며, 그렇지 않으면 0,255 사이의 값으로 이미지를 다시 정규화해야합니다. (또한 커널을 부동점 배열로 정의할 수 있으며, “계수” 및 “커널” 데이터 구조의 유형은 그에 따라 변경되어야 합니다. fir_예 – FIR 필터링. FIR 작업의 최적화. 그런 다음 확인을 선택하면 포트 이름 “return”으로 다른 pragma가 추가됩니다.

이 포트에는 IP의 제어 신호가 포함되어 있기 때문에 매우 중요합니다. 우리는 pragma와 반환 포트를 지정하지 않는 경우, HLS는 자동으로 이러한 신호를 만들 것입니다, 하지만 수동으로 비바도 단계에서 이러한 신호를 라우팅해야합니다, 이는 지저분할 수 있습니다. 따라서이 반환 pragma을 가지고하는 것이 좋습니다. 다음은 IP 코어(core.cpp)의 최종 코드입니다. github 리포지토리에서도 동일한 변경을 했습니다. ssr_fir – 비바도 HLS를 사용한 슈퍼 샘플 레이트 FIR(데이터 속도 = 클럭 레이트) 구현 이 프로젝트는 샘플 데이터 속도가 Vivado HLS 도구를 사용하여 클럭 속도보다 큰 슈퍼 샘플 속도(SSR) 필터의 구현을 설명합니다. video_edge – HLS를 사용한 비디오 처리 설계. 비바도 HLS 및 OpenCV 블록을 사용하는 드라이버 지원 비디오 프로세싱 예제. multi_chan_conv_fil – 비바도 고수준 합성을 사용한 다중 채널 분수 샘플 변환 변환 필터 설계 이 프로젝트는 비바도 하이 레벨 합성을 사용하는 다중 채널 분수 샘플 변환(SRC) 필터의 설계에 중점을 둡니다. HLS) 도구는 C ++ 프로그래밍 언어로 소스 코드를 취하고 FPGA에 대한 매우 효율적인 합성 Verilog 또는 VHDL 코드를 생성합니다. 다음 단계는 Vivado를 사용하여 IP 코어를 포함한 전체 하드웨어 아키텍처를 설계하는 것입니다.

나는 비바도에 전체 하드웨어를 설계하고 Xilinx SDK를 사용하여 독립 실행 형 (베어 메탈) 모드에서 테스트에 관한 두 개의 다른 기사를 작성할 계획이다.

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